DDR3_Gbps高速差分SIPI设计
主办单位：中培网 中培管理咨询
时间地点：2019-10-25至2019-10-26 在 北京
学员对象：硬件设计工程师，硬件测试工程师，PCB设计工程师，EMC工程师，PI工程师，SI工程师，项目经理，技术支持工程师，研发主管,研发总监,研发经理,测试经理,系统测试工程师。
费 用： 3980元
【培训对象】
硬件设计工程师，硬件测试工程师，PCB设计工程师，EMC工程师，PI工程师，SI工程师，项目经理，技术支持工程师，研发主管,研发总监,研发经理,测试经理,系统测试工程师。
【课程收益】
【课程大纲】
【课程费用】3980元 （含资料费、午餐、茶点、发票）
课程背景
本课程重点讲解了DDR3_Gbps高速差分SIPI设计，帮助电子行业工程技术人员提高在PCB布线和信号分析方面的专业技能，为企业培养优秀的SI工程师，提高产品质量和可靠性，增强产品在国内国际的市场竞争力。本课程重点不是“书本上的理论”，而是“工程中该怎么做、为什么这样做”。既要了解“这个地方有这个问题”，又要知道“这个问题工程上这样处理”。紧扣工程设计讲解关键知识点，拒绝枯燥的理论堆积，实用为主,直观形象，便于工程师接受。
课程受益
实战应用、真正解决问题，方便落实！明白为什么，更清楚怎么做！通过本课程的学习你可以在硬件设计，硬件测试，PCB设计，SI设计，PI设计等方面的能力有质的飞跃，本课程的内容帮助你成为业界顶尖的工程师
课程大纲
第一部分：DDR3高速并行SIPI设
1、DDR3 接口 SI/PI 设计内容
2 DDR3 接口介绍
2 DDR3 接口信号电源要求
2 DDR3 接口SI/PI 设计包含哪些内容？
2 如何评价DDR接口信号质量？
2 导致眼图恶化的因素
2 时序分析ABC
2 影响时序的因素
2 Timing Budget 示例
2、DQ/DQS 信号组
2 了解SSTL的脾气
2 ODT和ZQ calibration
2 走线阻抗：50欧？ 45欧？ 40欧？ …………
2 间距控制：1.5X ? 2X ? 2.5X ? …………
2 如何优化Ron、Z0、ODT组合
2 影响时序的因素分析
2 扇出长度问题
2 走线中途过孔的处理
2 怎样规划层叠和参考平面？
3、ADDR/CMD/CNTL_CLOCK信号组
2 常用拓扑结构及端接
2 摸透Fly-by 结构的脾气
2 链中容性负载的影响
2 容性负载补偿
2 VTT 上拉电阻的选择
2 主干线长度、DDR区域分段长度、尾巴长度等的影响
2 驱动器封装引起的波形变化
2 DDR芯片封装引起的信号恶化
2 DDR芯片扇出过孔的影响
2 DDR芯片扇出长度的影响
2 Fly-by 结构中不同位置的眼图特点
2 Fly-By结构综合优化
2 Fly-By结构的等长设置
2 Timing Budget： 示例
2 影响jitter的因素分析
2 T拓扑与端接
4、DDR3接口电源设计
2 VDD/VDDQ电源设计
2 VTT电源设计
2 VREF电源设计
5、信号质量及时序优化要点
2 如何选择阻抗
2 层叠设置必须注意的问题
2 Date lane优化要点
2 ADDR/CMD/CNTL/CLK优化要点
2 DDR3接口布线优化要点
2 VDD/VDDQ电源设计要点
2 VTT电源设计要点
2 VREF电源设计要点
6、DDR3 接口仿真方法
2 仿真设置关键点
2 如何解读仿真结果
2 信号质量仿真、演示
2 眼图质量仿真、演示
2 时序仿真、演示
第二部分：Gbps高速差分SIPI设计
1、高速差分设计8个关键控制点
2 高速差分互连系统结构
2 眼图关键特征参数解读
2 高速差分设计8个关键控制点
2、S参数及TDR
2 理解S参数
2 利用S参数提取信息
2 利用S参数 debug
2 反射与TDR
2 TDR 分辨率
3、耦合干扰问题
2 同层线间串扰
2 层间串扰
2 孔与孔的耦合干扰
2 回流路径引起的耦合干扰
2 通过电源系统产生耦合干扰
2 各种耦合干扰的规避措施
4、抖动问题
2 引起抖动的常见因素
2 耦合干扰如何影响抖动
2 ISI 如何影响抖动
2 AC耦合电容如何影响抖动
2 阻抗不连续如何影响抖动
2 参考平面如何影响抖动
2 电源噪声如何影响抖动
2 差分对配置如何影响抖动
2 差分不对称性影响抖动
5、差分、共模的转换
2 详解模态转换
2 模态转换对眼图质量的影响
2 解决模态转换问题的各种措施
6、互连通道阻抗优化
2 阻抗连续性优化内容
2 过孔研究及优化
2 金手指焊盘特性及优化
2 AC耦合电容焊盘优化
7、电源优化设计
2 摸透磁珠滤波器的脾气
2 L型还是PI型
2 负载之间的电源干扰
2 优化电源树结构
2 电源树优化示例
2 SERDES接口模拟电源设计要点
8、交流答疑
老师介绍
于争 博士 著名实战型信号完整性设计专家多年大型企业工作经历，目前专注于为企业提供信号完整性设计咨询服务。拥有《信号完整性揭秘--于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。录制的《Cadence SPB15.7 快速入门视频教程（60集）》深受硬件工程师欢迎。
近20年的高速电路设计经验，专注于高速电路信号完整性系统化设计，多年来设计的电路板最高达到28层，信号速率超过12Gbps，单板内单电压轨道电流最大达到70安培，电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等，在多个大型项目中对技术方案和技术手段进行把关决策，在高速电路信号完整性设计方面积累了丰富的经验。曾主讲100多场信号完整性设计、信号完整性仿真等课程。曾为HP，Rothenberger，Micron，东芝，Amphenol，Silan，Siemens，联想，中兴，浪潮，方正，海信，中电38所，中电36所，京东方，中航613所，北京微视，上海国核自仪，航天2院25所，中科院微电子所，上海先锋商泰，无锡云动，厦门飞华环保等多家企业及科研院所提供咨询及培训服务。公开课及内训企业覆盖了通信电子、医疗器械、工业控制、汽车电子、电力电子、雷达、导航、消费电子、核工业等多个行业
【讲师介绍】
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传真至：020-62355807
我单位共＿＿＿ 人报名参加 2019-10-25至2019-10-26 在 北京 举办的 DDR3_Gbps高速差分SIPI设计
单位名称：＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
培训联系人：＿＿＿＿＿＿＿＿＿ 联系电话：＿＿＿＿＿＿＿＿＿ 联系传真：＿＿＿＿＿＿＿＿
移动电话：＿＿＿＿＿＿＿＿＿＿＿＿ 电子邮箱：＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
参加人数：＿＿＿＿ 人 费用总计：＿＿＿＿＿＿ 元
参 会 人：＿＿＿＿＿＿＿＿ 所任职务：＿＿＿＿＿＿＿＿＿＿ 移动电话：＿＿＿＿＿＿＿＿＿
参 会 人：＿＿＿＿＿＿＿＿ 所任职务：＿＿＿＿＿＿＿＿＿＿ 移动电话：＿＿＿＿＿＿＿＿＿
参 会 人：＿＿＿＿＿＿＿＿ 所任职务：＿＿＿＿＿＿＿＿＿＿ 移动电话：＿＿＿＿＿＿＿＿＿
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